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AGM AGRV2K FPGA开发指南

作者:robin 浏览: 发表时间:2023-08-10 00:12:05 来源:hizyuan


      AGM AGRV2K FPGA因为极高的性价比,开发简单等优势,受到很多客户的欢迎。在这里,让海振远带你们一起从0开始开发AGM FPGA/CPLD。AGRV2K系列包含的2KLE的器件有AGRV2KL48, AGRV2KL100, AGRV2KL64等。



一、器件引脚定义说明


AGRV2KL100 Pin-Out


Finger
No.
Pin nameFinger
No.
Pin nameFinger
No.
Pin nameFinger
No.
Pin name
1 IO/PIN_1 26 IO/PIN_26 51 IO/PIN_51 76 TCK
2 IO/PIN_2 27 GND 52 IO/PIN_52 77 TDI
3 IO/PIN_3 28 VDD33 53 IO/PIN_53 78 IO/PIN_78
4 IO/PIN_4 29 IO/PIN_29 54 IO/PIN_54 79 IO/PIN_79
5 IO/PIN_5 30 IO/PIN_30 55 IO/PIN_55 80 IO/PIN_80
6 VDD33 31 IO/PIN_31 56 IO/PIN_56 81 IO/PIN_81
7 IO_GB/PIN_7 32 IO/PIN_32 57 IO/PIN_57 82 IO/PIN_82
8 NC 33 IO/PIN_33 58 IO/PIN_58 83 IO/PIN_83
9 NC 34 IO/PIN_34 59 IO/PIN_59 84 IO/PIN_84
10 GND 35 IO/PIN_35 60 IO/PIN_60 85 IO/PIN_85
11 VDD33 36 IO/PIN_36 61 IO/PIN_61 86 IO/PIN_86
12 NC 37 IO/PIN_37 62 IO/PIN_62 87 IO/PIN_87
13 NC 38 IO/PIN_38 63 IO/PIN_63 88 IO/PIN_88
14 NC 39 IO/PIN_39 64 IO/PIN_64 89 TDO
15 IO_GB/PIN_15 40 IO/PIN_40 65 IO/PIN_65 90 IO/PIN_90
16 IO/PIN_16 41 IO/PIN_41 66 IO/PIN_66 91 IO/PIN_91
17 IO/PIN_17 42 IO/PIN_42 67 IO/PIN_67 92 IO/PIN_92
18 IO/PIN_18 43 IO/PIN_43 68 IO/PIN_68 93 IO/PIN_93
19 NC 44 IO/PIN_44 69 IO/PIN_69 94 GND
20 GND 45 IO/PIN_45 70 IO/PIN_70 95 IO/PIN_95
21 VDDA33 46 IO/PIN_46 71 IO/PIN_71 96 IO/PIN_96
22 VDDA33 47 IO/PIN_47 72 TMS 97 IO/PIN_97
23 IO/PIN_23 48 IO/PIN_48 73 NC 98 IO/PIN_98
24 IO/PIN_24 49 NC 74 GND 99 GND
25 IO/PIN_25 50 VDD33 75 VDD33 100 VDD33


 AGRV2KL64 Pin-Out

Finger
No.
Pin nameFinger
No.
Pin nameFinger
No.
Pin nameFinger
No.
Pin name
1 VDD33 17 IO/PIN_17 33 IO/PIN_33 49 TCK
2 IO_GB/PIN_2 18 GND 34 IO/PIN_34 50 TDI
3 NC 19 VDD33 35 IO/PIN_35 51 IO/PIN_51
4 NC 20 IO/PIN_20 36 IO/PIN_36 52 IO/PIN_52
5 NC 21 IO/PIN_21 37 IO/PIN_37 53 IO/PIN_53
6 NC 22 IO/PIN_22 38 IO/PIN_38 54 IO/PIN_54
7 NC 23 IO/PIN_23 39 IO/PIN_39 55 TDO
8 IO_GB/PIN_8 24 IO/PIN_24 40 IO/PIN_40 56 IO/PIN_56
9 IO/PIN_9 25 IO/PIN_25 41 IO/PIN_41 57 IO/PIN_57
10 IO/PIN_10 26 IO/PIN_26 42 IO/PIN_42 58 IO/PIN_58
11 IO/PIN_11 27 IO/PIN_27 43 IO/PIN_43 59 IO/PIN_59
12 GND 28 IO/PIN_28 44 IO/PIN_44 60 GND
13 VDDA33 29 IO/PIN_29 45 IO/PIN_45 61 IO/PIN_61
14 IO/PIN_14 30 IO/PIN_30 46 TMS 62 IO/PIN_62
15 IO/PIN_15 31 IO/PIN_31 47 IO/PIN_47 63 GND
16 IO/PIN_16 32 VDD33 48 VDD33 64 VDD33




 AGRV2KL48 Pin-Out

Finger No Pin name Finger No Pin name
1 VDD33 25 IO/PIN_25
2 IO_GB/PIN_2 26 IO/PIN_26
3 NC 27 IO/PIN_27
4 NC 28 IO/PIN_28
5 NC 29 IO/PIN_29
6 NC 30 IO/PIN_30
7 NC 31 IO/PIN_31
8 GND 32 IO/PIN_32
9 VDD33 33 IO/PIN_33
10 IO/PIN_10 34 TMS
11 IO/PIN_11 35 IO/PIN_35
12 IO/PIN_12 36 VDD33
13 IO/PIN_13 37 TCK
14 IO/PIN_14 38 TDI
15 IO/PIN_15 39 TDO
16 IO/PIN_16 40 IO/PIN_40
17 IO/PIN_17 41 IO/PIN_41
18 IO/PIN_18 42 IO/PIN_42
19 IO/PIN_19 43 IO/PIN_43
20 IO/PIN_20 44 GND
21 IO/PIN_21 45 IO/PIN_45
22 IO/PIN_22 46 IO/PIN_46
23 GND 47 GND
24 VDD33 48 VDD33



二、AGRV2K的电源与配置电路
    AGRV2K 需 3.3V Vcc 供电, 通过 JTAG 或两线 SWJ 方式进行烧写,使用 J-LINK 下载器或AGM CMSIS-DAP 专用下载器(海振远科技批量生产与销售中),请参考下图:





      注: NC 为悬空脚,请勿接任何电源或信号。软件烧录默认即为 SWJ 方式,兼容 JTAG 接口。


三、Supra开发软件开发流程


1.)软件安装:
   解压缩或执行安装文件,安装
Supra 软件。 (最新版本的软件可以联系海振远科技获取执行文件为 bin 目录中的 Supra.exe
   运行
Supra,选择菜单 File -> Import license,选择 license 文件并导入 License


2.)新建项目:
     新建一工程目录。打开
Supra, 在目录中新建 project

      进入 Tools -> Migrate





   Target Directory 默认为新建的工程目录, Migrate from directory 不填, 输入设计名称(这里例如 led), Device AGRV2K 系列型号。选择 ve 文件(管脚分配文件)。 IP 文件不用填。
       选择对应开发
ModeNative 选项(AGM 自有 EDA 综合工具), Synplicity 选项(第三方综合工具,例如 SynplifyMentor 等), Compatible 选项(兼容 Quartus II 的综合工具)。
      因为很多用户是从一个A品牌切换到另外一个A品牌——AGM器件的,所以下面先介绍
Supra 基于 Quartus II 综合的设计流程,其它工具设计流程类似。 Mode 选择Compatible,点 next, 生成一个以 led 命名的 Quartus II 项目,以及相应的设计文件格式(qpfvsdc 等)。



  ve 文件为 I/O 管脚位置设置,可通过任意文本编辑器自行编辑产生。管脚名称请参考前面的管脚说明表格(PIN_1PIN_2 格式), 全局信号最好选 IO_GB 管脚。
ve 文件格式如下(管脚设计名称+空格+封装管脚名称, #为注释符):

rst PIN_7
clk PIN_15
led[0] PIN_16
led[1] PIN_17
……


3.)项目设计:
Quartus II 打开 led.qpf 项目文件, 工程已设置好,不要修改型号。 默认为 EP4CE75,如果Quartus II 没有这个器件,需要先安装 Cyclone IV 系列器件库。
空的项目中加入你的设计文件
.v,或添加其它类型设计文件。
设计完成后,
Quartus II 中选择菜单中 Tools -> Tcl Scripts...,窗口中选 af_quartus.tcl,点击 Run进行编译,综合后产生所需网表文件。


4.)项目编译:
Supra 里继续执行 Next,开始进行编译。 编译选项,默认即可。

编译成功后即可得到最终烧写文件, led.bin
如未改变工程路径, 修改设计代码后,
Quartus 里只需执行正常的编译(Start Compilation),可以不用再运行 af_quartus.tcl 文件。然后在 Supra 中打开 Tools -> Compile,完成编译即可。

5、未完待续……,可以联系海振远,参考《MANUAL_AGRV2K_2.0》。



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