我是换用FT245+CPLD方案的ALTERA USB BLASTER烧录器后，顺利实现了程序下载。当然，也有客户是采用12元的烧录器烧录成功的，可能跟每个烧录器的质量也有一定的关系。所以当你遇到此问题，尝试使用质量更好烧录器试一试。***就是一开始就卖贵一些的烧录器，使用更放心一些，避免少走弯路。

4.2 芯片ID识别不到，程序无法下载

在Supra的Program界面中，出现无法识别器件的ID的情况，如下图。

}`QTP`B`98~624]KWQMF$CM

经过确认，是客户将芯片焊接反了，重新焊接之后，就可以顺利Program了。另外，也要留意JTAG口的线是否插反了，要确保是正确的连接JTAG烧录口。

4.3 修改工程文件保存的目录后程序不工作

问题：

将现有例程的文件夹重新命名，然后直接烧录编程文件，发现程序运行不正确。或者说，重新命名文件夹后，在Supra和Quartus软件中重新走一遍流程后，生产的烧录文件，烧录到芯片上，虽然可以成功烧录，但是功能不正常：流水灯常亮，不闪烁。

P5OO%2K]{`J)A(~GTKA%6YL

图 9.2 烧录窗口（目标文件夹名称已经修改加了日期）

原因分析：比如文件夹名称是LED_AG1280EVB_PLL2CLK，若修改了文件夹的名字，因为工程中包含有PLL的IP。经过重新编译和综合，PLL没有正常导入，重新Migrate后，可能导致烧录文件链接的地址信息不正确，以致出现烧录的文件不起作用的情况。

解决办法：

方法一：重新恢复源文件的路径，不要修改目录。

PKX1E5@9UD8JB40UX~2F}[E

图 9.3 烧录窗口

方法二：重新建一个工程，文件重新导入。

把led.v，led.asf， inpll.v和inpll.ip放到新空目录，比如新建一个TEST_LED文件夹。重新建工程，将保存地址选择放在TEST_LED目录下。然后重新Migrate一下。在Migrate的界面中，需要将IP导入，即将inpll.ip导入。然后再重来一遍。

图 9.4 导入PLL IP

然后重新在Quartus II中进行综合编译，编译成功后执行tcl。Tcl成功后，切换回Supra中进行Compile, Compile成功后，点击Program烧录。

4.4 设计步骤的问题

问题：

请问每次修改程序代码，比如我在LED程序里面添加功能，是否都需要完成以下步骤：

1、修改LED程序代码；

2、在Supra里面重新Migrate，导入PLL IP;

3、切换到Quartus II中对程序进行综合编译；

4、TCL;

5、返回Supra点击NEXT,直到下载程序的界面。

Reply:

只需要在***次建立Project的时候走这个流程。后续每次修改Quartus中的代码，直接点Quartus中的Compile design即可；Quartus中Compile通过后，切换到Supra中，将对应的工程直接选择Compile编译，编译后，选择Tools ----- Program。

4.5 新建的工程在quartus 跑 TCL 出錯

新建的空白工程，只在 top verilog 文件中增加了一個反向器，然後就開 quartus 跑TCL 出錯。

客户分享解决办法：

我在 Linux 上的 V18 和諧版本，可以成功了，並找到規律：如果首次運行 TCL 時,代碼有錯誤（昨天反向器接口列表***後多了一個逗號沒刪），就會出我昨天截圖的錯誤；首次代碼無誤，編譯通過，接下來再把代碼改錯，才能正常提示哪一行代碼有錯。

4.6 内部时钟的使用

问题：为什么使用内部的时钟，在端口列表上还出现clk. 如led(clk,rst,led,test1,test2);

Reply:

这端口列表还是要有这个clk，实际上clk这个不用接，或者接地，但是PLL IP模块没有clk编译不过。若是将clk分配到GND或者其他普通I/O上，Supra中Compile也会报错。注意：PLL 的输入时钟必须是芯片的全局输入时钟管脚（Pin_13，Pin_15，Pin_19 这三个）。所以在引脚分配上，还是要分配到IO Global上，比如PIN_13。

set_location_assignment PIN_13 -to clk

现在我设的这个PLL，test1输出大约37M，test2输出62MHz，芯片不同略有不同；如果你那里需要65M就用test2那个。IP先可以不用改，后面我们软件里会加入具体设置界面。

附：在led程序模块中，调用内部时钟模块inpll的程序清单如下：

inpll pll_inst( // PLL

.clkin(clk),

.clkfb(test1),

.pllen(1'b1),

.resetn(rst),

.clkout0en(1'b1),

.clkout1en(1'b1),

.clkout2en(1'b0),

.clkout3en(1'b0),

.clkout0(test1), //clkout0

.clkout1(test2), //clkout1

.clkout2(),

.clkout3(),

.lock()

);

4.7 无法使用外部晶振的输入信号

用户用的是26MHZ的有源晶振，希望通过PLL倍频到78MHZ。但是一直没有成功。

Reply:

1、PLL输入类型选择PLLX。

2、客户后来检测发现，用原来测试的50MHZ的有源晶振，类型选PLLX可以了。之前没有时钟输出，是因为客户用的那个26MHZ晶振频率振幅太低了，导致FPGA没有识别到时钟信号。

4.8 芯片上电顺序

由于配置的FLASH要先启动完成，才开始配置PLD，所以1.2V需要比3.3V晚10-20ms后再启动。一般情况下，是将电源先供给3.3V的LDO, 然后再有3.3V供给1.2V的LDO。

目前测试，也有1.2V晚100多us也配置成功的。

4.9 代码从EPM570移植到AG1280后，部分模块不工作

客户提出：通用的代码用MAX570验证没毛病，只要添加网线或者添加其他代码，就容易出现原来调试过的部分不工作的情况。单独模块测试，全部都正常。基本上确定芯片是没问题的，担心是软件布线存在问题。

客户继续尝试，反馈：实际工作也正常，就发现一个神奇的，事情，只设置CLK到通用IO，其他交给SUPERA来设置，那么就可以工作。

要是我设置IO，就有几率不工作。当然按照SUPRA自动设置的IO，手动设置IO，再编译也可以工作。

建议1：CLK必须要G开头的I/O 。客户的CLK确实已经连接到全局I/O: PIN_13。

建议2：Reset这些，建议也用G开头的。客户重新尝试，将Reset分配到G开头的全局I/O之后，设计的各个功能模块放在一起，都正常工作了。

因为WORD贴到网站上，文档太长，转化不完整，如果对相关问题感兴趣。欢迎E-mail to: robin@hizyuan.com 或者添加Q-Q 150-615-255.

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AGM技术问题解答集锦

1. 适用范围

2. 文档概述

3. 免责声明

4. AG1280应用FAQ

4.1 烧录失败

4.2 芯片ID识别不到，程序无法下载

4.3 修改工程文件保存的目录后程序不工作

4.4 设计步骤的问题

4.5 新建的工程在quartus 跑 TCL 出錯

4.6 内部时钟的使用

4.7 无法使用外部晶振的输入信号

4.8 芯片上电顺序

4.9 代码从EPM570移植到AG1280后，部分模块不工作

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